数字时钟数字钟如何实现计时和显示

一、数字钟如何实现计时和显示

数字钟电路是一个典型的数字电路系统,其由时,分,秒计数器以及校时和显示电路组成.下面介绍利用集成十进制递增计数器(74160)和带译码器的七段显示数码管组成的数字钟电路.计数器74160和七段显示数码管的功能及使用方法在8.4节已有叙述.

1.利用两片74160组成60进制递增计数器

利用两片74160组成的同步60进制递增计数器如图9.4-1所示，其中个位计数器（C1）接成十进制形式。十位计数器（C2）选择QC与QB做反馈端，经与非门输出控制清零端（CLR’），接成六进制计数形式。个位与十位计数器之间采用同步级连方式，将个位计数器的进位输出控制端（RCO）接至十位计数器容许端（ENT），完成个位对十位计数器的进位控制。将个位计数器的RCO端和十位计数器的QC、QA端经与们由CO端输出，作进位输出控制信号。当计数器状态为59时，CO端输出高电平，在同步级联方式下，容许高位计数器计数。选择信号源库中的1HZ方波信号作为计数器的测试时钟源。

因为秒与分计数均由60进制递增计数器来完成，为在构成数字钟系统时使电路得到简化，我们将图9.4-1虚线框内建立部分用子电路表示。具体操作过程如下：

在EWB主界面内建立图9.4-1所示60进制计数器，闭合仿真电源，经过功能测试，确保计数器工作正常。选中虚线框内所示部分电路（Circuit）菜单中的创建子电路（Creat Subcircuit……）项，主界面内出现子电路设置对话框，在对话框内添入电路名称（60C）后，选择在电路中置换（Replace in Circuit）项，得用子电路表示的60进制递增计数器如图9.4-3所示。

2、用两片74160组成24/12进制递增计数器

图9.4-4所示电路是由两片74160组成的能实现12和24进制转换的同步递增计数器。图中个位与十位计数器均接成十进制计数形式，采用同步级连方式。选择十位计数器的输出端QB和个位计数器的输出端QC通过与非门NAND2控制两片计数器的清零端（CLR’），利用状态24反馈清零，可实现24进制递增计数。若选择十位计数器的输出端QA与个位计数器的输出端QB经过与非门NAND1输出，控制两片计数器的清零端（CLR’），利用状态12反馈清零，可实现12进制递增计数。敲击Q键，使开关K选择与非门NAND2输出或NAND1输出可实现24和12进制递增计数器的转换。该计数器可利用作数字钟的时计数器。

为简化数字钟电路，我们将图9.4-4所示的24/12进制计数器虚线框内电路转换为子电路，转换方法与上述60进制计数器相同。用子电路表的24/12进制同步计数器如图9.4-5所示。

3.数字钟系统的组成

利用60进制和24/12进制递增计数器子电路构成的数字钟系统如图9.4-6所示。在数字钟电路中，由两个60进制同步递增计数器完成秒、分计数，由24/12进制同步递增计数器实现小时计数。

秒、分、时计数器之间采用同步级连方式。开关K控制小时的24进制和12进制计数方式选择。为简化电路，直接选用信号源库中的方波秒脉冲作数字钟的秒脉冲信号，读者可自行设计独立的秒脉冲源，例如；可利用555多谐振荡器产生的秒脉冲，或者采用石英晶体振荡器经分频器产生秒脉冲。还可以在小时显示的基础上，增加上、下午或日期显示以及整点报时等，这里不再赘述。

敲击S和F键，可控制开关S和F将秒脉冲直接引入时、分计数器，实现校时。

对于图9.4-6所示数字钟电路，若要进一步简化电路还可以利用子电路嵌套功能将虚线框内电路转换为更高一级的子电路，我们将子电路命名为CLOCK，用高一级子电路表示的数字钟电路如图9.4-7所示。

今后在设计用到数字钟作单元电路的系统时可直接引用该电路，使系统得到简化。

图1、数字电子钟结构图

2、秒钟、分钟计时电路的设计

利用集成十进制递增计数器（74160）和带主译码器的七段显示数码管组成的数字钟电路。计数器74160的功能真值表如图2所示。

根据计数器74160的功能表真值表，利用两片74160组成的同步六十进制递增计数器如图3示，其中个位计数器（CL）接成十进制形式。十位计数器（C2）选择QC与QB做反馈端，经与非门（NEND）输出控制清零端（CLR），接成六进制计数形式。个位与十位计数器之间采用同步级连复位方式，将个位计数器的进位输出控制端（RCO）接至十位计数器的计数计数器的计数容许端（ENT），完成个位对十位计数器的进位控制QC，QA端经过与门AND1和AND2由CO端输出，作为六十进制的进位输出脉冲信号，

图二、同步十进制计数器74160真值表

当计数器计数状态为59时，CO端输出高电平，在同步级联方式下，容许高位计数器计数。电路创建完成后，进行仿真实验时，利用信号源库中的1HZ方波信号作为计数器的时钟脉冲源。

图3、秒钟/分钟计时电路

因为秒钟与分钟技术均由六十进制递增计数器来完成，为在构成数字钟系统时使电路得到简化，图虚线框内的电路创建为子电路表示。具体操作过程如下：在EWB主界面内建立如示的六十进制计数器，闭合仿真电源开关，经过计数器功能测试，确定计数器工作正常，选中虚线框内所示部分电路后，再选择电路菜单中创建子电路框内添入子电路名称（分计时）后，选择在电路中置换选项，得到用子电路表示的六十进制递增计数器，即秒钟/分钟计时子电路，如图4

图4、分钟计时子电路对话框

图5、分钟计时电路

四、24/12进制的能实现递增计数器

24/12进制的能实现十二四进制的同步递增计数器。如图四。所示。图中个位与十位计数器均接成十进制计数形式，采用同步级联复位方试。选择十位计数器的输出端Qb和个位计数器输出端Qc通过与非门NAND2的控制两片计数器的清零端CLR，当计数器的输出状态为00100100时，立即译码清零，实现二进制纟递增计数器：若选择十位二进制的输出端Q a与个位计数器的输出端Qb经与非门NAD1控制两片计数器的清零端CLR，当计数器的输出状态为00100100时，立即译码反馈为零，实现二十进制递增计数器，若选择十位计数器的输出端Qb经与门NAND1控制两片计数器的清零端CLR。当计数器的输出端状态为00010010时，立即译码反馈为零，实现十二进制递增计数，敲Q，开关Q选择与非门NAND2输出和NA民NAND1输出实现二十四进制递增计数器的转换。计数器用作数子钟的计数器。

图6、24/12二进制计时电路

为了简化数子电子钟的电路，需要将图765的24/12二进制计数器的线框内电路转换为子电路，方法与上面六二进制的分计数器一样，用子电路表示24/12进同步计数器如图7。

图7、24/12计时电路

五、数字电子钟系统的组成

利用六十进制和24/12进制递增计数器子电路构成的数字电子钟系统如图8所示，在数字电子钟电路中，由两个六十进制同步递增计数器分别构成秒钟计时器和分计时器，级连够完成秒，分计时、由24/12进制同步递增计实现小时计数。秒、分、时计数器之间采用同步级连方式，开关（Q）控制小时的二十四进制和十二进制计数方式选择，敲击S和F键，可控制开关S和F将秒脉冲直接引入时，分计数器，实现时计数器和分计数器的校时。

对于图所示数字电子钟电路，为了进一步简化电路，还可以利用子电路嵌套功能，将虚线框内电路转换为更高一级的子电路，成为子电路数字电子钟，用嵌套子电路表示的数字电子钟电路如图8所示

图8、24/12进制计数电路

以上创建的各种子电路都已经存入自定义元器件库中，在其他电子系统设计中需要时，可以直接调用这些子电路，使系统的设计更方便，更快捷。

访真实验时，可直接选用信号源库中的方波秒脉冲作数字钟的秒脉冲信号，作为一个设计内容，读者可自行设计独立的秒脉冲信号源，可利用555定时器组成多谐震荡器产生秒钟脉冲信号，或者采用石英晶体震荡器经分频器产生秒脉冲，脉冲频率更稳定，计时误差会更小，还可以在小时显示的基础上，增加上下午或日期显示，整点报时电路以及作息时间提示电路等。

二、数字电路数字钟设计

根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模块化设计。

1.秒脉冲发生器

脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为32768 Hz，通过15次二分频后可获得1Hz的脉冲输出.

2.计数译码显示

秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制，即显示00～59，它们的个位为十进制，十位为六进制。时为二十四进制计数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。

周为七进制数，按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”，所以我们设计这个七进制计数器，应根据译码显示器的状态表来进行，如表1.1所示。

按表1.1状态表不难设计出“日”计数器的电路（日用数字8代替）。

所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的显示器。

Q4 Q3 Q2 Q1

显示

1 0 0 0

日

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

表1.1状态表

3.校时电路

在刚刚开机接通电源时，由于日、时、分、秒为任意值，所以，需要进行调整。

置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。

4.整点报时电路

当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决。即

当分为59时，则秒在计数计到54时，输出一延时高电平去打开低音与门，使报时声按500Hz频率呜叫5声，直至秒计数器计到58时，结束这高电平脉冲；当秒计数到59时，则去驱动高音1KHz频率输出而鸣叫1声。

五、参考电路

数字电子钟逻辑电路参考图如图1.3所示。

参考电路简要说明

1.秒脉冲电路

由晶振32768Hz经14分频器分频为2Hz，再经一次分频，即得1Hz标准秒脉冲，供时钟计数器用。

2.单次脉冲、连续脉冲

这主要是供手动校时用。若开关K1打在单次端，要调整日、时、分、秒即可按单次脉冲进行校正。如K1在单次，K2在手动，则此时按动单次脉冲键，使周计数器从星期1到星期日计数。若开关K1处于连续端，则校正时，不需要按动单次脉冲，即可进行校正。单次、连续脉冲均由门电路构成。

3.秒、分、时、日计数器

这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数，其中秒、分为六十进制，时为二十四进制。从图3中可以发现秒、分两组计数器完全相同。当计数到59时，再来一个脉冲变成00，然后再重新开始计数。图中利用“异步清零”反馈到/CR端，而实现个位十进制，十位六进制的功能。

时计数器为二十四进制，当开始计数时，个位按十进制计数，当计到23时，这时再来一个脉冲，应该回到“零”。所以，这里必须使个位既能完成十进制计数，又能在高低位满足“23”这一数字后，时计数器清零，图中采用了十位的“2”和个位的“4”相与非后再清零。

对于日计数器电路，它是由四个D触发器组成的（也可以用JK触发器），其逻辑功能满足了表1，即当计数器计到6后，再来一个脉冲，用7的瞬态将Q4、Q3、Q2、Q1置数，即为“1000”，从而显示“日”（8）。

4．译码、显示

译码、显示很简单，采用共阴极LED数码管LC5011-11和译码器74LS248，当然也可用共阳数码管和译码器。

1.整点报时

当计数到整点的前6秒钟，此时应该准备报时。图3中，当分计到59分时，

将分触发器QH置1，而等到秒计数到54秒时，将秒触发器QL置1，然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫，直至59秒时，产生一个复位信号，使QL清0，停止低音呜叫，同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫。当计到分、秒从59：59—00：00时，呜叫结束，完成整点报时。

2.呜叫电路

呜叫电路由高、低两种频率通过或门去驱动一个三极管，带动喇叭呜叫。1KHz

和500Hz从晶振分频器近似获得。如图中CD4060分频器的输出端Q5和Q6。Q5输出频率为1024Hz，Q6输出频率为512Hz。

三、怎样用数字电路设计一个数字时钟